Questões de Concurso

Em um circuito combinacional implementando a função lógica F = A·B + A·C + B·C, qual é a forma mais simples dessa expressão utilizando álgebra booleana?

Durante uma aula prática em um laboratório de automação industrial, foi desenvolvido um sistema de contagem de peças em uma esteira transportadora utilizando um Controlador Lógico Programável (CLP). Um sensor fotoelétrico, conectado à entrada digital I0.0, gera um pulso em nível lógico 1 sempre que uma peça passa pelo ponto de detecção. Uma botoeira de reset, conectada à entrada digital I0.1, permite reiniciar a contagem sempre que necessário.
O programa utiliza um contador crescente CTU (Count Up  contador crescente) com valor pré-ajustado PV (Preset Value) = 10. Quando o valor acumulado (CV  Current Value) atingir ou ultrapassar o valor de PV, a saída Q0.0 deverá ser acionada para indicar que a caixa de armazenamento atingiu sua capacidade máxima. Considere o programa em linguagem Ladder representado na figura abaixo. 





Com base no funcionamento do contador CTU e na lógica apresentada, assinale a alternativa correta.  

No contexto da modelagem de hardware via VHDL (IEEE 1076), a análise da estrutura sintática e do modelo de execução é fundamental para a síntese correta do RTL. Analise as assertivas abaixo sobre esse tema.

I - O mapeamento da interface do componente, compreendendo a definição de portas e modos de sinal, é restrito ao escopo da unidade de design entity, enquanto a especificação funcional ou a descrição da estrutura interna de interconexões lógicas é delegada exclusivamente à architecture.
II - Em um modelo de arquitetura, a declaração de múltiplas atribuições de sinal de forma direta  desprovidas de blocos procedurais  implica o sintetizador tratar as instruções conforme a ordem de escrita no arquivo-fonte, respeitando a precedência de execução sequencial intrínseca ao fluxo de controle do código-fonte.
III - O bloco process estabelece um domínio de execução sequencial dentro de uma arquitetura, cujo disparo (ativação) é condicionado pela ocorrência de eventos nos sinais contidos na sua lista de sensibilidade (sensitivity list), disparando a avaliação sucessiva das sentenças internas.

Quais estão corretas? 

Em projetos que exigem tolerância a falhas implementados em FPGAs ou ASICs, frequentemente exige-se a implementação de uma máquina de estados finitos segura (Safe FSM). Qual é o propósito principal de projetar uma máquina de estados dessa forma?

Considerando os circuitos digitais implementados pela lógica CMOS (Complementary Metal-Oxide-Semiconductor), analise os circuitos representados nas figuras abaixo, sendo os sinais A e B entradas do circuito e o sinal S o sinal de saída. 



Quais portas lógicas estão representadas nas figuras?