Questões de Concurso

Concurso: SED-SC

Concurso: SED-SC
Cargo: Analista Técnico Administrativo II
Ano: 2026

Ano:

2026

Banca:

FURB

Cargo:

Analista Técnico Administrativo II

Disciplina: Arquitetura de Computadores

FC913636

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Em arquiteturas modernas de processadores, a hierarquia de memória cache é composta por múltiplos níveis (L1, L2 e L3), organizados para reduzir a latência média de acesso à memória. Aspectos como associatividade, políticas de substituição, estratégias de escrita e mecanismos de coerência (como protocolos baseados em estados) influenciam diretamente o desempenho e a consistência dos dados. Considerando os conceitos avançados de organização e funcionamento de caches, assinale a alternativa correta:

(a)

Em sistemas com caches inclusivos, a remoção de uma linha no cache de nível inferior (como L2 ou L3) não implica qualquer ação sobre os níveis superiores, pois a coerência é mantida exclusivamente por protocolos como MESI no nível L1.

(b)

Em caches totalmente associativos (fully associative), cada bloco de memória pode ser armazenado em qualquer linha do cache, o que elimina completamente conflict misses e também capacity misses, já que a flexibilidade de mapeamento permite acomodar dinamicamente qualquer conjunto de dados ativos, restando apenas compulsory misses decorrentes do primeiro acesso aos blocos.

(c)

Em caches com política write-through e no-write-allocate, uma operação de escrita em um endereço não presente no cache resulta no carregamento do bloco correspondente para o cache antes da escrita, garantindo localidade temporal futura.

(d)

Em caches do tipo set-associative, cada bloco de memória principal é mapeado para um conjunto específico, e a substituição ocorre apenas entre as linhas pertencentes a esse conjunto, não eliminando completamente a ocorrência de conflict misses.

(e)

Em caches que utilizam política write-back associada a write-allocate, toda operação de escrita implica a atualização imediata tanto da linha correspondente no cache quanto da memória principal, garantindo consistência síncrona entre os níveis de memória, ao mesmo tempo em que reduz a necessidade de mecanismos adicionais de controle de coerência.

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